Дизајн чипова један је од развојних приоритета сваке земље, а ширење кинеске индустрије дизајна чипова помоћи ће смањењу зависности моје земље од страних чипова. У претходним чланцима, уредник је једном представио напредни и обрнути ток дизајна чипа и изгледе дизајна чипа. У овом чланку уредник ће вам представити стварно поглавље о дизајну чипа - оптимизацију и реализацију потрошње енергије стабла такта у дизајну РФИД чипа.
КСНУМКС Преглед
УХФ РФИД је УХФ чип за идентификацију радио фреквенција. Чип усваја пасивни начин напајања: након пријема енергије носача, РФ предња јединица генерише Вдд сигнал напајања за снабдевање читавог чипа за рад. Због ограничења система напајања, чип не може да генерише велики тренутни погон, тако да је дизајн мале снаге постао главни пробој у процесу развоја чипа. Како би део дигиталног кола произвео што мању потрошњу енергије, у процесу дизајнирања дигиталног логичког кола, поред поједностављења структуре система (једноставне функције садрже само модул за кодирање, модул за декодирање, модул за генерисање случајних бројева, сат , модул за ресетовање, управљачка јединица меморије Као и целокупни управљачки модул), и асинхрони дизајн кола је усвојен у дизајну неких кола. У овом процесу видели смо да, будући да стабло сата троши велики део потрошње енергије дигиталне логике (око 30% или више), смањење потрошње енергије стабла сата постало је и смањење потрошње енергије рачунара дигитална логика и снага читавог чипа са ознакама. Важан корак за потрошњу.
2 Састав снаге чипа и методе за смањење потрошње енергије
2.1 Састав потрошње енергије
Слика 1 Састав потрошње енергије чипа
Динамична потрошња енергије углавном укључује потрошњу енергије кратког споја и преокретну енергију, што су главне компоненте потрошње енергије овог дизајна. Потрошња енергије кратког споја је унутрашња потрошња енергије, која је проузрокована тренутним кратким спојем изазваним укључивањем П цеви и Н цеви у одређеном тренутку у уређају. Потрошња електричне енергије у промету је узрокована пуњењем и пражњењем носивости на излазу ЦМОС уређаја. Потрошња електричне енергије која цури углавном укључује потрошњу енергије узроковану потпраговним цурењем и цурењем на капији.
Данас су два најважнија извора потрошње енергије: конверзија капацитивности и цурење испод прага.
2.2 Главне методе за смањење потрошње енергије
Слика 2 Главне методе за смањење потрошње енергије чипа
2.2.1 Смањити напон напајања Вдд
Острво напона: Различити модули користе различите напоне напајања.
Скалирање напона на више нивоа: У истом модулу постоји више извора напона. Пребацујте се између ових извора напона у складу са различитим апликацијама.
Динамичко скалирање фреквенције напона: Надограђена верзија „вишестепеног подешавања напона“, која динамички подешава напон према радној фреквенцији сваког модула.
Прилагодљиво скалирање напона: Надограђена верзија ДВФС-а која користи коло повратне спреге које може надгледати понашање кола да би прилагодило напон прилагодљиво.
Коло испод прага (дизајн је тежи и још увек остаје у опсегу академског истраживања)
2.2.2 Смањити фреквенцију ф и стопу обрта А.
Оптимизација кода (издвајање уобичајених фактора, поновна употреба ресурса, изолација операнда, серијски рад на смањењу вршне потрошње енергије итд.)
Затворени сат
Вишечасовна стратегија
2.2.3 Смањити носивост (ЦЛ) и величину транзистора (Вмос)
Смањите секвенцијалне јединице
Подручје иверја и смањење скале
Надоградња процеса
2.2.4 Смањити цурење струје цурења
Контролни праг напона (праг напона) (праг напона ↑ струја цурења ↓ ако се користе МТЦМОС, ВТЦМОС, ДТЦМОС)
Контролишите напон на капији (напон на капији) (контролисањем напона на извору капије за контролу струје цурења)
Склоп транзистора (редно повежите сувишне транзисторе, повећајте отпор ради смањења струје цурења)
Прикључено напајање (ГаТИнг или ПСО) (када модул не ради, искључите напајање да бисте ефикасно смањили струју цурења)
3 Оптимизација потрошње енергије стабла такта у РФИД чипу
Када чип ради, велики део потрошње енергије настаје услед обрта тактне мреже. Ако је мрежа сатова велика, губитак снаге изазван овим делом биће веома велик. Међу многим технологијама мале снаге, затворени сат има најснажнији ефекат задржавања на преклопну и унутрашњу потрошњу енергије. У овом дизајну, комбинација технологије вишеслојних часовника са затвореним сатом и посебне стратегије оптимизације стабла часовника штеде велики део потрошње енергије. Овај пројекат је користио низ оптимизационих стратегија за потрошњу енергије у логичком дизајну и испробао неке методе у позадинској синтези и физичком дизајну. Кроз неколико оптимизација напајања и итерације на предњим и задњим крајевима, пронађени су дизајн логичког кода и минимална потрошња енергије Интегрисани приступ.
4.1 Ручно додајте генерисање сата у РТЛ фази
Слика 3 Шематски дијаграм затвореног сата
модул дата_рег (Ен, Дата, цлк, оут)
улаз Ен, цлк;
улаз [7: 0] Подаци;
излаз [7: 0] излаз;
увек @ (поседге цлк)
иф (Ен) оут = Подаци;
ендмодуле
Сврха ове фазе је углавном двојака: Прва је додавање затворене сатне јединице за контролу стопе обртаја и разумније смањење динамичке потрошње енергије у складу са вероватноћом обртаја такта сваког модула. Друга је стварање мреже сатова са уравнотеженом структуром што је више могуће. Може се гарантовати да се неки одбојници такта могу додати у фази синтезе позадинског стабла сата ради смањења потрошње енергије. Јединица ИЦГ (Интегрисано гетирање) у библиотеци ћелија ливнице може се директно користити у стварном дизајну кода.
4.2 Алати у фази синтезе убацују се у интегрисану капију
Слика 4 Уметање сата са затварачем током синтезе логике
# Подесите опције за подешавање сата, подразумевана вредност мак_фаноут је неограничена
сет_цлоцк_гатинг_стиле -секвенцијална_ћелијска реза \
-поситиве_едге_логиц {интегрисано} \
-цонтрол_поинт пре \
-цонтрол_сигнал сцан_енабле
# Створите уравнотеженије стабло сата уметањем „увек омогућених“ ИЦГ-ова
сет повер_цг_алл_регистерс труе
поставите повер_ремове_редундант_цлоцк_гатес на труе
реад_дб десигн.гтецх.дб
цуррент_десигн врх
веза
извор дизајна.цстр.тцл
#Уметните гејт сата
инсерт_цлоцк_гатинг
саставити
# Генеришите извештај о уметнутом постављању сата
репорт_цлоцк_гатинг
Сврха ове фазе је употреба интегрисаног алата (ДЦ) за аутоматско уметање затворене јединице како би се додатно смањила потрошња енергије.
Треба напоменути да су подешавања параметара за уметање ИЦГ-а, као што је максимални излазак (што је већи излаз, то је уштеда енергије већа, издув је уравнотеженији, мањи искорак, у зависности од дизајна, како је приказано на слици) и подешавање параметара минимум_битвитх. Поред тога, потребно је убацити нормално отворени ИЦГ за сложеније структуре управљања капијама како би структура мрежног сата била уравнотеженија.
4.3 Оптимизација потрошње енергије у фази синтезе стабла сата
Слика 5 Поређење две структуре стабла сата (а): вишеслојни тип дубине; (б): равни ниво на неколико нивоа
Прво представите утицај свеобухватних параметара стабла сата на структуру стабла сата:
Накривљеност: искривљеност сата, општи циљ стабла сата.
Кашњење уметања (кашњење): Укупно кашњење путање сата, које се користи за ограничавање повећања броја нивоа стабла сата.
Мак таранстион: Максимално време конверзије ограничава број бафера које може покретати бафер првог нивоа.
Мак Цапацитанце Мак Фаноут: Максимални капацитет оптерећења и максимални вентилациони излаз ограничавају број бафера које може покретати бафер првог нивоа.
Коначни циљ синтезе стабла сата у општем дизајну је да се смањи нагиб сата. Повећање броја нивоа и смањење сваког нивоа обожавања уложиће више бафера и тачније уравнотежити кашњење сваке путање такта да би се добио мањи искорак. Али за дизајн са малом снагом, посебно када је фреквенција такта ниска, временски захтеви нису баш високи, па се надамо да се размера стабла сата може смањити како би се смањила динамичка потрошња енергије пребацивања изазвана стаблом сата. Као што је приказано на слици, смањењем броја нивоа стабла сата и повећањем вентилације, величина стабла сата може се ефикасно смањити. Међутим, због смањења броја ме успремника, дрво сата са мањим бројем нивоа од стабла вишеслојног сата Само оквирно избалансирајте кашњење сваке путање сата и добијете већи искорак. Може се видети да с циљем смањења размера стабла сата, синтеза стабла сатова мале снаге иде на штету повећања одређене закривљености.
Конкретно за овај РФИД чип користимо ТСМЦ 0.18ум ЦМОС ЛОГИЦ / МС / РФ процес, а фреквенција такта је само 1.92М, што је врло мало. У овом тренутку, када се сат користи за синтезу стабла сата, ниски сат се користи за смањење размере стабла сата. Синтеза стабла часовника потрошње енергије углавном поставља ограничења искривљености, кашњења и транзита. Будући да ће ограничавање одбацивања повећати број нивоа стабла такта и повећати потрошњу енергије, ова вредност није постављена. Подразумевана вредност у библиотеци. У пракси смо користили 9 различитих ограничења стабла сата, а ограничења и свеобухватни резултати приказани су у Табели 1.
КСНУМКС Закључак
Као што је приказано у Табели 1, општи тренд је да је што је већи циљни искривљеност мања коначна величина стабла сата, то је мањи број бафера стабла сата, а мања одговарајућа динамичка и статичка потрошња енергије. Ово ће спасити стабло сата. Сврха потрошње. Може се видети да када је циљни искорак већи од 10 нс, потрошња енергије се у основи не мења, али ће велика вредност искривљености довести до погоршања времена задржавања и повећати број бафера убачених приликом поправљања времена, тако да треба направити компромис. Из графикона су пожељна решења Стратегија 5 и Стратегија 6. Поред тога, када је изабрано оптимално подешавање закривљености, такође можете видети да што је већа вредност прелаза Мак, нижа је коначна потрошња енергије. То се може схватити као што је дуже време транзиције сигнала такта, мања је потребна енергија. Поред тога, подешавање ограничења кашњења може се максимално повећати, а његова вредност има мало утицаја на коначни резултат потрошње енергије.
Наша друга производ:
